Progettazione di DAC PWM ad alte prestazioni per trasmettitori da campo

Di Ahmed Noeman [System Engineer, Factory Automation and Control]

 

La modulazione di larghezza di impulso (PWM) è un diffuso metodo di progettazione per rappresentare la tensione nell’elettronica di controllo, in quanto controllare l’accuratezza di temporizzazione nei circuiti integrati risulta più semplice che controllare l’accuratezza della tensione. I separatori di clock digitali integrati possono generare frazioni accurate partendo da riferimenti di clock molto più facilmente di quanto possa fare un tipico convertitore analogico/digitale (ADC) partendo da un riferimento di tensione. Il controllo PWM è ampiamente utilizzato nella conversione di potenza, nel controllo della luminanza LED, nel controllo di motori e nelle telecomunicazioni.

I convertitori digitale/analogico (DAC) basati sulla PWM sono di uso comune nei trasmettitori di campo per la loro semplicità, robustezza e costo. Tuttavia, ottenere un’alta risoluzione su una larghezza di banda relativamente ampia è particolarmente impegnativo per la classica implementazione della PWM con DAC, in quanto un DAC richiede un clock a frequenza eccessivamente alta.

Questo articolo espone diverse tecniche per superare i classici limiti della PWM con DAC e come ridurre il consumo energetico; a seguire, sono descritte la progettazione e la convalida di uno stadio trasmettitore PWM ad alte prestazioni da 4 a 20 mA che utilizza queste tecniche.

 

Analisi di un segnale PWM

La Figura 1 mostra un segnale PWM generico con periodo (TP), ampiezza picco-picco (VP) e larghezza di impulso (DTP), dove D è una frazione compresa tra 0 e 1.

Le Equazioni 1 e 2 definiscono rispettivamente la frequenza PWM (fP) e VP.

 

dove VHe VLsono rispettivamente le tensioni alta e bassa dello stadio di uscita digitale.

Figura 1. Segnale PWM generico

 

Allo stato stazionario, e con poca manipolazione matematica, l’Equazione 3 calcola la rappresentazione in serie di Fourier del precedente segnale PWM.

 

 

L’Equazione 3 contiene termini in CC e termini di armoniche di fP. Vedere il Riferimento 1 per il report applicativo che mostra ulteriori dettagli sulla derivazione. Di particolare interesse sono le grandezze di questi termini in CC e per le armoniche di frequenza PWM mostrate nella Figura 2.

Figura 2. Rappresentazione nel dominio di frequenza dei coefficienti della serie di Fourier per PWM

Le Equazioni 4 e 5 mostrano la CC e la grandezza dei termini armonici nel segnale PWM.

 

 

Il valore in CC A0è uguale alla grandezza picco-picco del segnale PWM moltiplicata per il duty cycle (D) e rappresenta l’output DAC desiderato. Gli altri termini di ordine superiore producono errori al di sopra dell’output desiderato; i loro valori dipendono sia da D che dall’ordine armonico (n). L’errore nel caso peggiore si verifica a causa di un’armonica di primo ordine quando D = 0,5, come mostrato nell’Equazione 6.

 

 

Le armoniche di ordine superiore sono tipicamente soppresse da un filtro passa-basso di ordine (m) e frequenza di taglio (fC). La Figura 3 mostra l’output di questo filtro passa-basso, rappresentato nell’Equazione 7.

 

 

Figura 3. Coefficienti di Fourier per output del filtro PWM

La maggior parte dei microcontroller (MCU) genera segnali PWM utilizzando una struttura hardware simile a quella mostrata nella Figura 4. In poche parole, un contatore, che conta a salire e si azzera quando viene raggiunto un limite specificato, determina il periodo e la frequenza PWM. Un altro livello impostato dal registro a duty-cycle determina quando l’uscita PWM passa da high a low. L’estratto del capitolo «Timer_A»[2] della MSP430™ User’s Guide[3] descrive questa struttura hardware, mentre la nota applicativa «Dual-Output 8-Bit PWM DAC Using Low-Memory MSP430 MCUs»[4] spiega come utilizzare l’hardware per generare segnali PWM. Con un generatore di segnali PWM di questo tipo, l’Equazione 8 rappresenta fP come:

 

 

dove fCLKè la frequenza di clock dell’MCU ed N è la profondità del contatore in bit.

 

Figura 4. Un semplice generatore PWM a MCU e forme d’onda

La struttura in Figura 4 implica l’esistenza di un valore minimo del duty cycle che può essere generato come espressione dell’Equazione 9.

L’Equazione 9 imposta l’incremento minimo (o la risoluzione minima) per un output DAC possibile utilizzando tale struttura. Tuttavia, l’incertezza dell’output supera la risoluzione per via delle componenti armoniche residue dopo il filtraggio. Le ondulazioni di uscita del filtro appaiono come rumore e riducono il numero effettivo di bit (ENOB) del DAC.

 

 

L’Equazione 10 definisce questa incertezza totale (TU, total uncertainty) come la somma della risoluzione minima e delle ondulazioni.

 

 

Sostituendo Dmin dell’Equazione 9 nell’Equazione 10 si ottiene l’Equazione 11.

 

 

L’Equazione 12 definisce la larghezza di banda relativa del filtro (BW).

 

 

L’Equazione 13 riscrive l’incertezza in funzione di questa larghezza di banda relativa del filtro e la normalizza dividendola per il livello picco-picco.

 

 

L’Equazione 13 consente di scrivere gli ENOB in funzione della larghezza di banda relativa con l’Equazione 14.

 

 

Tracciando questa funzione con valori diversi per N ed m, come mostrato nella Figura 5, si mette in mostra un fatto interessante: l’architettura PWM presenta una limitazione intrinseca, andando a raggiungere un’elevata risoluzione su una larghezza di banda ragionevole. Ad esempio, se N = 12 bit e ipotizzando che fCLK = 16 MHz, è possibile ottenere solo ENOB a 12 bit (con fPWM = 4 kHz) utilizzando un filtro di terzo ordine, fino ad una larghezza di banda di 10–5 × 16 MHz = 160 Hz. Si tratta di un limite teorico che non tiene conto degli errori dovuti all’implementazione circuitale del filtro.

 

La tecnica PWM a due vie

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